您好，我现在在设计CH569W和FPGA通信的模块，按照过往的帖子描述，在120M 32bit模式下，上传不低于300MB，下行不低于200MB；

问题1：该速度略低于理论带宽，手上好一点的USB3 U盘上传可以到400MB，就算120M * 32bit 的3.84G也没有跑满，大概70~80%实际效率？

另外，数据接口实在太多了，32位数据+8个控制，很多FPGA开发板只提供30+的IO拓展，因此我考虑做一个16位的版本，算上8个控制线也就24根数据线，可以很轻易的移植到各类开发板上：
问题2：工作为16位时，使用到的数据位是HD0~HD15低位，还是HD16~HD31高位？

问题2：根据手册，传输时钟120M是固定的上限，如果我设计为16位时，带宽是否直接砍半（例1.9G * 75%效率）？还是会根据实际负载可以略提高数据处理效率（例时钟可以给的略高150M？效率可能更高到90%？）

1，几乎没有接口可以做到理论的满带宽

2，使用HD0-HD15低位

3，是的，理论值就会砍半，不建议超频使用。

感谢您